工程師必備：硬件EMC設計規范

2017-03-17 by:CAE仿真在線來源:互聯網

本規范簡紹EMC的主要原則與結論,為硬件工程師們在開發設計中拋磚引玉。值得收藏~

電磁干擾的三要素是干擾源、干擾傳輸途徑、干擾接收器。EMC就圍繞這些問題進行研究。最基本的干擾抑制技術是屏蔽、濾波、接地。它們主要用來切斷干擾的傳輸途徑。廣義的電磁兼容控制技術包括抑制干擾源的發射和提高干擾接收器的敏感度,但已延伸到其他學科領域。

本規范重點在單板的EMC設計上,附帶一些必須的EMC知識及法則。在印制電路板設計階段對電磁兼容考慮將減少電路在樣機中發生電磁干擾。問題的種類包括公共阻抗耦合、串擾、高頻載流導線產生的輻射和通過由互連布線和印制線形成的回路拾取噪聲等。

在高速邏輯電路里,這類問題特別脆弱,原因很多:

1、電源與地線的阻抗隨頻率增加而增加,公共阻抗耦合的發生比較頻繁;

2、信號頻率較高,通過寄生電容耦合到步線較有效,串擾發生更容易;

3、信號回路尺寸與時鐘頻率及其諧波的波長相比擬,輻射更加顯著。

4、引起信號線路反射的阻抗不匹配問題。

一、總體概念及考慮

1、五一五規則,即時鐘頻率到5MHz或脈沖上升時間小于5ns,則PCB板須采用多層板。

2、不同電源平面不能重疊。

3、公共阻抗耦合問題。

模型:

VN1=I2ZG為電源I2流經地平面阻抗ZG而在1號電路感應的噪聲電壓。

由于地平面電流可能由多個源產生,感應噪聲可能高過模電的靈敏度或數電的抗擾度。

解決辦法:

①模擬與數字電路應有各自的回路,最后單點接地;

②電源線與回線越寬越好;

③縮短印制線長度;

④電源分配系統去耦。

4、減小環路面積及兩環路的交鏈面積。

5、一個重要思想是:PCB上的EMC主要取決于直流電源線的Z

二、布局

下面是電路板布局準則:

1、晶振盡可能靠近處理器

2、模擬電路與數字電路占不同的區域

3、高頻放在PCB板的邊緣,并逐層排列

4、用地填充空著的區域

三、布線

1、電源線與回線盡可能靠近,最好的方法各走一面。

2、為模擬電路提供一條零伏回線,信號線與回程線小與5:1。

3、針對長平行走線的串擾,增加其間距或在走線之間加一根零伏線。

4、手工時鐘布線,遠離I/O電路,可考慮加專用信號回程線。

5、關鍵線路如復位線等接近地回線。

6、為使串擾減至最小,采用雙面#字型布線。

7、高速線避免走直角。

8、強弱信號線分開。

四、屏蔽

1、屏蔽 > 模型:

屏蔽效能SE(dB)=反射損耗R(dB)+吸收損耗A(dB)

高頻射頻屏蔽的關鍵是反射,吸收是低頻磁場屏蔽的關鍵機理。

2、工作頻率低于1MHz時,噪聲一般由電場或磁場引起,(磁場引起時干擾,一般在幾百赫茲以內),1MHz以上,考慮電磁干擾。單板上的屏蔽實體包括變壓器、傳感器、放大器、DC/DC模塊等。更大的涉及單板間、子架、機架的屏蔽。

3、靜電屏蔽不要求屏蔽體是封閉的,只要求高電導率材料和接地兩點。電磁屏蔽不要求接地,但要求感應電流在上有通路,故必須閉合。磁屏蔽要求高磁導率的材料做封閉的屏蔽體,為了讓渦流產生的磁通和干擾產生的磁通相消達到吸收的目的,對材料有厚度的要求。高頻情況下,三者可以統一,即用高電導率材料(如銅)封閉并接地。

4、對低頻,高電導率的材料吸收衰減少,對磁場屏蔽效果不好,需采用高磁導率的材料(如鍍鋅鐵)。

5、磁場屏蔽還取決于厚度、幾何形狀、孔洞的最大線性尺寸。

6、磁耦合感應的噪聲電壓UN=jwB.A.coso=jwM.I1,(A為電路2閉合環路時面積;B為磁通密度;M為互感;I1為干擾電路的電流。降低噪聲電壓,有兩個途徑,對接收電路而言,B、A和COS0必須減小;對干擾源而言,M和I1必須減小。雙絞線是個很好例子。它大大減小電路的環路面積,并同時在絞合的另一根芯線上產生相反的電動勢。

7、防止電磁泄露的經驗公式:縫隙尺寸 < λmin/20。好的電纜屏蔽層覆視率應為70%以上。

五、接地

1、300KHz以下一般單點接地,以上多點接地,混合接地頻率范圍50KHz~10MHz。另一種分法是:< 0.05λ單點接地;< 0.05λ多點接地。

2、好的接地方式:樹形接地